如果阻抗變化只發(fā)生一次，例如線寬從8mil變到6mil后，一直保持6mil寬度這種情況，要達到突變處信號反射噪聲不超過電壓擺幅的5%這一噪聲預(yù)算要求，阻抗變化必須小于10%。這有時很難做到，以 FR4板材上微帶線的情況為例，我們計算一下。如果線寬8mil，線條和參考平面之間的厚度為4mil，特性阻抗為46.5歐姆。線寬變化到6mil后特性阻抗變成54.2歐姆，阻抗變化率達到了20%。反射信號的幅度必然超標。至于對信號造成多大影響，還和信號上升時間和驅(qū)動端到反射點處信號的時延有關(guān)。但至少這是一個潛在的問題點。幸運的是這時可以通過阻抗匹配端接解決問題。如果阻抗變化發(fā)生兩次，例如線寬從8mil變到6mil后，拉出2cm后又變回8mil。那么在2cm長6mil寬線條的兩個端點處都會發(fā)生反射，一次是阻抗變大，發(fā)生正反射，接著阻抗變小，發(fā)生負反射。如果兩次反射間隔時間足夠短，兩次反射就有可能相互抵消，從而減小影響。假設(shè)傳輸信號為1V，第Y次正反射有0.2V被反射，1.2V繼續(xù)向前傳輸，第二次反射有 -0.2*1.2 = 0.24v被反射回。再假設(shè)6mil線長度極短，兩次反射幾乎同時發(fā)生，那么總的反射電壓只有0.04V，小于5%這一噪聲預(yù)算要求。因此，這種反射是否影響信號，有多大影響，和阻抗變化處的時延以及信號上升時間有關(guān)。研究及實驗表明，只要阻抗變化處的時延小于信號上升時間的20%，反射信號就不會造成問題。如果信號上升時間為1ns，那么阻抗變化處的時延小于0.2ns對應(yīng)1.2英寸，反射就不會產(chǎn)生問題。也就是說，對于本例情況，6mil寬走線的長度只要小于3cm就不會有問題。

在基于信號完整性計算機分析的PCB設(shè)計方法中，最為核心的部分就是PCB板級信號完整性模型的建立，這是與傳統(tǒng)的設(shè)計方法的區(qū)別之處。SI模型的正確性將決定設(shè)計的正確性，而SI模型的可建立性則決定了這種設(shè)計方法的可行性。目前構(gòu)成器件模型的方法有兩種：一種是從元器件的電學工作特性出發(fā)，把元器件看成‘黑盒子’，測量其端口的電氣特性，提取器件模型，而不涉及器件的工作原理，稱為行為級模型。這種模型的代表是IBIS模型和S參數(shù)。其優(yōu)點是建模和使用簡單方便，節(jié)約資源，適用范圍廣泛，特別是在高頻、非線性、大功率的情況下行為級模型是一個選擇。缺點是精度較差，一致性不能保證，受測試技術(shù)和精度的影響。另一種是以元器件的工作原理為基礎(chǔ)，從元器件的數(shù)學方程式出發(fā)，得到的器件模型及模型參數(shù)與器件的物理工作原理有密切的關(guān)系。SPICE 模型是這種模型中應(yīng)用最廣泛的一種。其優(yōu)點是精度較高，特別是隨著建模手段的發(fā)展和半導(dǎo)體工藝的進步和規(guī)范，人們已可以在多種級別上提供這種模型，滿足不同的精度需要。缺點是模型復(fù)雜，計算時間長。一般驅(qū)動器和接收器的模型由器件廠商提供，傳輸線的模型通常從場分析器中提取，封裝和連接器的模型即可以由場分析器提取，又可以由制造廠商提供。在電子設(shè)計中已經(jīng)有多種可以用于PCB板級信號完整性分析的模型，其中最為常用的有三種，分別是SPICE、IBIS和Verilog-AMS、VHDL-AMS。

這里主要是說了從PCB設(shè)計封裝來解析選擇元件的技巧。元件的封裝包含很多信息，包含元件的尺寸，特別是引腳的相對位置關(guān)系，還有元件的焊盤類型。當然我們根據(jù)元件封裝選擇元件時還有一個要注意的地方是要考慮元件的外形尺寸。引腳位置關(guān)系：主要是指我們需要將實際的元件的引腳和PCB元件的封裝的尺寸對應(yīng)起來。我們選擇不同的元件，雖然功能相同，但是元件的封裝很可能不一樣。我們需要保證PCB焊盤尺寸位置正確才能保證元件能正確焊接。焊盤的選擇：這個是我們需要考慮的比較多的地方。首先包括焊盤的類型。其類型包括兩種，一是電鍍通孔，一種是表貼類型。我們需要考慮的因素有器件成本、可用性、器件面積密度和功耗等因數(shù)。從制造角度看，表貼器件通常要比通孔器件便宜，而且一般可用性較高。對于我們一般設(shè)計來說，我們選擇表貼元件，不僅方便手工焊接，而且有利于查錯和調(diào)試過程中更好的連接焊盤和信號。其次我們還應(yīng)該注意焊盤的位置。因為不同的位置，就代表元件實際當中不同的位置。我們?nèi)绻缓侠戆才藕副P的位置，很有可能就會出現(xiàn)一個區(qū)域元件過密，而另外一個區(qū)域元件很稀疏的情況，當然情況更糟糕的是由于焊盤位置過近，導(dǎo)致元件之間空隙過小而無法焊接，下面就是我失敗的一個例子，我在一個光耦開關(guān)旁邊開了通孔，但是由于它們的位置過近，導(dǎo)致光耦開關(guān)焊接上去以后，通孔無法再放置螺絲了。

(一) 畫好原理圖很多工程師都覺得layout工作更重要一些，原理圖就是為了生成網(wǎng)表方便PCB做檢查用的。其實，在后續(xù)電路調(diào)試過程中原理圖的作用會更大一些。無論是查找問題還是和同事交流，還是原理圖更直觀更方便。另外養(yǎng)成在原理圖中做標注的習慣，把各部分電路在layout的時候要注意到的問題標注在原理圖上，對自己或者對別人都是一個很好的提醒。層次化原理圖，把不同功能不同模塊的電路分成不同的頁，這樣無論是讀圖還是以后重復(fù)使用都能明顯的減少工作量。使用成熟的設(shè)計總是要比設(shè)計新電路的風險小。每次看到把所有電路都放在一張圖紙上，一片密密麻麻的器件，腦袋就能大一圈。(二) 好好進行電路布局心急的工程師畫完原理圖，把網(wǎng)表導(dǎo)入PCB后就迫不及待的把器件放好，開始拉線。其實一個好的PCB布局能讓你后面的拉線工作變得簡單，讓你的PCB工作的更好。每一塊板子都會有一個信號路徑，PCB布局也應(yīng)該盡量遵循這個信號路徑，讓信號在板子上可以順暢的傳輸，人們都不喜歡走迷宮，信號也一樣。如果原理圖是按照模塊設(shè)計的，PCB也一樣可以。按照不同的功能模塊可以把板子劃分為若干區(qū)域。模擬數(shù)字分開，電源信號分開，發(fā)熱器件和易感器件分開，體積較大的器件不要太靠近板邊，注意射頻信號的屏蔽等等……多花一分的時間去優(yōu)化PCB的布局，就能在拉線的時候節(jié)省更多的時間。

遼寧廠家FPC柔性版覆銅時銅和導(dǎo)線之間的間距要改變覆銅時銅和導(dǎo)線以及焊盤之間的間距，方法如下：設(shè)計—規(guī)則—Electrical—clearance，FPC柔性版生產(chǎn)廠點右鍵建立“新規(guī)則”，出現(xiàn)clearance_1，在clearance_1規(guī)則中“第Y個對象匹配哪里”欄中選中“高級(查詢)”，在右邊的“全查詢”欄中輸入(InPoly)，最后點“應(yīng)用”結(jié)束。如果輸入不對，選則“所有”后再選“高級(查詢)”。pcb中放置某個器件時無論如何都報錯在pcb中放置某個元件時，無論如何都報錯，解決辦法是將規(guī)則里的線間距改小。如何選中所有連在一起的線或同一網(wǎng)絡(luò)的線按住“Ctrl”左鍵單擊想要選中的網(wǎng)絡(luò)線即可。無意中按出來個放大鏡在無意中按出來個放大鏡，用“SHIFT+M”取消或者選菜單項“工具”——“優(yōu)先選項”——“pcb Editor”——“Board Insight Lens”，勾選或取消“可視”即可。

pcn設(shè)計問題集第Y部分從pcb如何選材到運用等一系列問題進行總結(jié)。1、如何選擇PCB板材?選擇PCB板材必須在滿足設(shè)計需求和可量產(chǎn)性及成本中間取得平衡點。設(shè)計需求包含電氣和機構(gòu)這兩部分。通常在設(shè)計非常高速的PCB板子(大于GHz的頻率)時這材質(zhì)問題會比較重要。例如，現(xiàn)在常用的FR-4材質(zhì)，在幾個GHz的頻率時的介質(zhì)損耗(dielectric loss)會對信號衰減有很大的影響，可能就不合用。就電氣而言，要注意介電常數(shù)(dielectric constant)和介質(zhì)損在所設(shè)計的頻率是否合用。2、如何避免高頻干擾?避免高頻干擾的基本思路是盡量降低高頻信號電磁場的干擾，也就是所謂的串擾(Crosstalk)?？捎美蟾咚傩盘柡湍M信號之間的距離，或加ground guard/shunt traces在模擬信號旁邊。還要注意數(shù)字地對模擬地的噪聲干擾。3、在高速設(shè)計中，如何解決信號的完整性問題?信號完整性基本上是阻抗匹配的問題。而影響阻抗匹配的因素有信號源的架構(gòu)和輸出阻抗(output impedance)，走線的特性阻抗，負載端的特性，走線的拓樸(topology)架構(gòu)等。解決的方式是靠端接(termination)與調(diào)整走線的拓樸。