從IC芯片的發(fā)展及封裝形式來(lái)看，芯片體積越來(lái)越小、引腳數(shù)越來(lái)越多;同時(shí)，由于近年來(lái)IC工藝的發(fā)展，使得其速度也越來(lái)越高。這就帶來(lái)了一個(gè)問(wèn)題，即電子設(shè)計(jì)的體積減小導(dǎo)致電路的布局布線密度變大，而同時(shí)信號(hào)的頻率還在提高，從而使得如何處理高速信號(hào)問(wèn)題成為一個(gè)設(shè)計(jì)能否成功的關(guān)鍵因素。隨著電子系統(tǒng)中邏輯復(fù)雜度和時(shí)鐘頻率的迅速提高，信號(hào)邊沿不斷變陡，印刷電路板的線跡互連和板層特性對(duì)系統(tǒng)電氣性能的影響也越發(fā)重要。對(duì)于低頻設(shè)計(jì)，線跡互連和板層的影響可以不考慮，但當(dāng)頻率超過(guò)50 MHz時(shí)，互連關(guān)系必須考慮，而在*定系統(tǒng)性能時(shí)還必須考慮印刷電路板板材的電參數(shù)。因此，高速系統(tǒng)的設(shè)計(jì)必須面對(duì)互連延遲引起的時(shí)序問(wèn)題以及串?dāng)_、傳輸線效應(yīng)等信號(hào)完整性(Signal Integrity，SI)問(wèn)題。當(dāng)硬件工作頻率增高后，每一根布線網(wǎng)絡(luò)上的傳輸線都可能成為發(fā)射天線，對(duì)其他電子設(shè)備產(chǎn)生電磁輻射或與其他設(shè)備相互干擾，從而使硬件時(shí)序邏輯產(chǎn)生混亂。電磁兼容性(Electromagnetic Compatibility，EMC)的標(biāo)準(zhǔn)提出了解決硬件實(shí)際布線網(wǎng)絡(luò)可能產(chǎn)生的電磁輻射干擾以及本身抵抗外部電磁干擾的基本要求。1 高速數(shù)字電路設(shè)計(jì)的幾個(gè)基本概念在高速數(shù)字電路中，由于串?dāng)_、反射、過(guò)沖、振蕩、地彈、偏移等信號(hào)完整性問(wèn)題，本來(lái)在低速電路中無(wú)需考慮的因素在這里就顯得格外重要;另外，隨著現(xiàn)有電氣系統(tǒng)耦合結(jié)構(gòu)越來(lái)越復(fù)雜，電磁兼容性也變成了一個(gè)不能不考慮的問(wèn)題。要解決高速電路設(shè)計(jì)的問(wèn)題，首先需要真正明白高速信號(hào)的概念。高速不是就頻率的高低來(lái)說(shuō)的，而是由信號(hào)的邊沿速度決定的，一般認(rèn)為上升時(shí)間小于4倍信號(hào)傳輸延遲時(shí)可視為高速信號(hào)。即使在工作頻率不高的系統(tǒng)中，也會(huì)出現(xiàn)信號(hào)完整性的問(wèn)題。這是由于隨著集成電路工藝的提高，所用器件I/O端口的信號(hào)邊沿比以前更陡更快，因此在工作時(shí)鐘不高的情況下也屬于高速器件，隨之帶來(lái)了信號(hào)完整性的種種問(wèn)題。

現(xiàn)在市面上流行的EDA工具軟件很多，但除了使用的術(shù)語(yǔ)和功能鍵的位置不一樣外都大同小異，如何用這些工具更好地實(shí)現(xiàn)PCB的設(shè)計(jì)呢?在開(kāi)始布線之前對(duì)設(shè)計(jì)進(jìn)行認(rèn)真的分析以及對(duì)工具軟件進(jìn)行認(rèn)真的設(shè)置將使設(shè)計(jì)更加符合要求。下面是一般的設(shè)計(jì)過(guò)程和步驟。1、確定PCB的層數(shù)電路板尺寸和布線層數(shù)需要在設(shè)計(jì)初期確定。如果設(shè)計(jì)要求使用高密度球柵數(shù)組(BGA)組件，就必須考慮這些器件布線所需要的最少布線層數(shù)。布線層的數(shù)量以及層疊(stack-up)方式會(huì)直接影響到印制線的布線和阻抗。板的大小有助于確定層疊方式和印制線寬度，實(shí)現(xiàn)期望的設(shè)計(jì)效果。多年來(lái)，人們總是認(rèn)為電路板層數(shù)越少成本就越低，但是影響電路板的制造成本還有許多其它因素。近幾年來(lái)，多層板之間的成本差別已經(jīng)大大減小。在開(kāi)始設(shè)計(jì)時(shí)最好采用較多的電路層并使敷銅均勻分布，以避免在設(shè)計(jì)臨近結(jié)束時(shí)才發(fā)現(xiàn)有少量信號(hào)不符合已定義的規(guī)則以及空間要求，從而被迫添加新層。在設(shè)計(jì)之前認(rèn)真的規(guī)劃將減少布線中很多的麻煩。2、設(shè)計(jì)規(guī)則和限制自動(dòng)布線工具本身并不知道應(yīng)該做些什幺。為完成布線任務(wù)，布線工具需要在正確的規(guī)則和限制條件下工作。不同的信號(hào)線有不同的布線要求，要對(duì)所有特殊要求的信號(hào)線進(jìn)行分類(lèi)，不同的設(shè)計(jì)分類(lèi)也不一樣。每個(gè)信號(hào)類(lèi)都應(yīng)該有優(yōu)先級(jí)，優(yōu)先級(jí)越高，規(guī)則也越嚴(yán)格。規(guī)則涉及印制線寬度、過(guò)孔的最大數(shù)量、平行度、信號(hào)線之間的相互影響以及層的限制，這些規(guī)則對(duì)布線工具的性能有很大影響。認(rèn)真考慮設(shè)計(jì)要求是成功布線的重要一步。

pcn設(shè)計(jì)問(wèn)題集第Y部分從pcb如何選材到運(yùn)用等一系列問(wèn)題進(jìn)行總結(jié)。1、如何選擇PCB板材?選擇PCB板材必須在滿(mǎn)足設(shè)計(jì)需求和可量產(chǎn)性及成本中間取得平衡點(diǎn)。設(shè)計(jì)需求包含電氣和機(jī)構(gòu)這兩部分。通常在設(shè)計(jì)非常高速的PCB板子(大于GHz的頻率)時(shí)這材質(zhì)問(wèn)題會(huì)比較重要。例如，現(xiàn)在常用的FR-4材質(zhì)，在幾個(gè)GHz的頻率時(shí)的介質(zhì)損耗(dielectric loss)會(huì)對(duì)信號(hào)衰減有很大的影響，可能就不合用。就電氣而言，要注意介電常數(shù)(dielectric constant)和介質(zhì)損在所設(shè)計(jì)的頻率是否合用。2、如何避免高頻干擾?避免高頻干擾的基本思路是盡量降低高頻信號(hào)電磁場(chǎng)的干擾，也就是所謂的串?dāng)_(Crosstalk)?？捎美蟾咚傩盘?hào)和模擬信號(hào)之間的距離，或加ground guard/shunt traces在模擬信號(hào)旁邊。還要注意數(shù)字地對(duì)模擬地的噪聲干擾。3、在高速設(shè)計(jì)中，如何解決信號(hào)的完整性問(wèn)題?信號(hào)完整性基本上是阻抗匹配的問(wèn)題。而影響阻抗匹配的因素有信號(hào)源的架構(gòu)和輸出阻抗(output impedance)，走線的特性阻抗，負(fù)載端的特性，走線的拓樸(topology)架構(gòu)等。解決的方式是靠端接(termination)與調(diào)整走線的拓樸。

河南廠家SMT焊接(一) 畫(huà)好原理圖很多工程師都覺(jué)得layout工作更重要一些，原理圖就是為了生成網(wǎng)表方便PCB做檢查用的。SMT焊接生產(chǎn)廠其實(shí)，在后續(xù)電路調(diào)試過(guò)程中原理圖的作用會(huì)更大一些。無(wú)論是查找問(wèn)題還是和同事交流，還是原理圖更直觀更方便。另外養(yǎng)成在原理圖中做標(biāo)注的習(xí)慣，把各部分電路在layout的時(shí)候要注意到的問(wèn)題標(biāo)注在原理圖上，對(duì)自己或者對(duì)別人都是一個(gè)很好的提醒。層次化原理圖，把不同功能不同模塊的電路分成不同的頁(yè)，這樣無(wú)論是讀圖還是以后重復(fù)使用都能明顯的減少工作量。使用成熟的設(shè)計(jì)總是要比設(shè)計(jì)新電路的風(fēng)險(xiǎn)小。每次看到把所有電路都放在一張圖紙上，一片密密麻麻的器件，腦袋就能大一圈。(二) 好好進(jìn)行電路布局心急的工程師畫(huà)完原理圖，把網(wǎng)表導(dǎo)入PCB后就迫不及待的把器件放好，開(kāi)始拉線。其實(shí)一個(gè)好的PCB布局能讓你后面的拉線工作變得簡(jiǎn)單，讓你的PCB工作的更好。每一塊板子都會(huì)有一個(gè)信號(hào)路徑，PCB布局也應(yīng)該盡量遵循這個(gè)信號(hào)路徑，讓信號(hào)在板子上可以順暢的傳輸，人們都不喜歡走迷宮，信號(hào)也一樣。如果原理圖是按照模塊設(shè)計(jì)的，PCB也一樣可以。按照不同的功能模塊可以把板子劃分為若干區(qū)域。模擬數(shù)字分開(kāi)，電源信號(hào)分開(kāi)，發(fā)熱器件和易感器件分開(kāi)，體積較大的器件不要太靠近板邊，注意射頻信號(hào)的屏蔽等等……多花一分的時(shí)間去優(yōu)化PCB的布局，就能在拉線的時(shí)候節(jié)省更多的時(shí)間。